DDR布线向导里说在主干线要布粗,分支线要布细,为啥?

DDR布线向导里说在主干线要布粗,分支线要布细,为啥?

年轻女同事又走到我座位旁边,问:“这个DDR布线向导里说在主干线要布粗,分支线要布细。为啥?”我说:“这是容性负责补偿。”

DDR布线向导里说在主干线要布粗,分支线要布细,为啥?

她微笑着问:“什么是容性负载补偿!嘻嘻”。

“我帮你去看看,再告诉你。”

两人一起来到她座位。

我说,容性负载,一般指有电容的负载。就是电流超前电压的负载,会拉低特征阻抗

在布DDR时,地址线一般都是串起来的,有些T型走线,有些FLY-BY型走线。但无论哪种走线都是要打过孔的。过孔就是一种容性负载。

还有芯片颗粒内部还有很多寄生电容,所有这些因素加起来,对于信号阻抗来说,总体会被拉低阻抗,特别是在负载端。

那这个怎么解决呢?在PCB设计时,有一种容性负载补偿措施,在总线端,线粗一点,而在负载端,也就是在分叉点后,线细一点,增加阻抗,使整体阻抗不变。

通过很多实践.,仿真,以及看一些大厂pcb design guide。一般是在主线控制40欧姆,支线控制50欧姆为最佳。

她好像懂了点,又没懂!

“我给你画吧!”

“不用,你这么忙!”她说

“我来就我来,这么多废话!”我笑笑。

“我自己会了,谢谢!”

我直接从她手里拿过来鼠标,大刀阔斧,一顿猛操作,DDR这块就画好了。她用羡慕的眼神看着我,被我霸道的行为迷倒了。

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